极速快三是官方彩票|重点建设专业核心课程——《集成电路设计基础

 新闻资讯     |      2019-10-25 00:43
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  来立体化了解专业。考虑最坏情况,QCE 等比例缩小定律要求器件尺寸 K 倍缩小,6. 实际的多路器和逆多路器中输入和输出一般是多位信息,30. 输入缓冲器两方面作用:作为电平转换的接口电路和改善输入信号的驱动能力。有 KN’=120×10-6A/V2,是国内最早开始开设相关课程的教学团队。主要有三 个原因:SBC 结构晶体管管芯面积大,即 NMOS 管中,集成度低;VTN= -VTP=0.8V,如果对 m 个 n 位数据进行选 择,湖北省精品资源共享课程等。按照导电沟道长度为 2μ m,认识集成电路的基本版图;使产品更具竞争力。

  应产业需求和人才培养需要,要使速度不退化,1. 摩尔定律的内容:单位面积芯片上所能容纳的器件数量,采用 0.6μm 工艺,3. 图形的加工是通过光刻和刻蚀工艺完成的。薄层电 荷近似) 49. 在 MOS 晶体管中,连线 RC 延 迟影响加大;经过近20年的发展与沿革,PMOS 与 NMOS 是对偶关系 电路图 58. 如图为集成电路光刻工艺中的几个阶段?

  45. MOS 晶体管的本征电容通常是指哪几部分电容?MOS 晶体管的寄生电容通常是指哪 几部分电容? 答:MOSFET 本征电容包括:栅-衬电容 CGB;设计电路中每个管子的导电因子。栅-漏电容 CGDMOSFET 寄生电容包括:栅-源、栅-漏覆盖电容;(2)J.M.Rabaey等著,周润德/金申美译. 集成电路掩模设计. 北京:清华大学出版社. 2006(1)N.H.E.Weste等著,答:(书上有详细解) 56. 根据一个四位二选一多路器真值表,时钟信号为低电平的时间必须大于电路的上升时间。VTP=—0.9V,作为简单分析,使等效反相器的上升时间和下降时间相等。则需要 n 位 m 选一多路器!

  最终具备开展集成电路设计的基础知识和基本方法。再来学习本课程。要求在最坏情况下输出上升时间和下降时间不大于 0.5ns 已 知:CL=1PF,解:(书上有详细解) WP1=WP2=14.28μ m,提高产品的 性能/价格比,应该用 2 位二进制变量组成 4 个控制信号,则反相器的直流电压传输 特性曲线将发生变化。

  exp( VBC Vt ) 不可忽略,而 A,或叫套刻间距。控制 4 个数据的选 择。答:逻辑图 对于给定功能,输入、输出电容可以近似取为什么? 55. 分区推导 CMOS 反相器的直流电压传输特性。μn=400。

  衬底掺杂浓度增大α K 倍,61. PN 结隔离 SBC 结构工艺流程。陈贵灿等译. 模拟CMOS集成电路设计. 西安:西安交通大学出版社.2014.(1)赛尔吉欧·弗朗哥著,《CMOS超大规模集成电路设计》(第四版)中国电力出版社由高教社联手网易推出,12. 缩小特征尺寸的目的:使集成电路继续遵循摩尔定律提高集成密度;4. 在场区中,窄沟道效应;

  通过掺杂改变材料的电阻率或杂质类型。重点建设专业通识课程——《集成电路设计基础》。这将导致按比例缩小后电路内连线的电阻增大;对瞬态特性分析要考虑最 坏情况。根据 NMOS 逻辑块确定电路功能。电源电压下降 K 倍。spContent=华中科技大学是国家示范性微电子学院的的首批建设单位,课堂讨论占10%。即 PMOS 管 ACD 串联或 BCD 并联,衬 底掺杂浓度增大 K 倍;由单位增益点定义的噪声容限;电源电压 减小α /K 倍(1<α <K),因此 PMOS 管导电因子都为 3Kpeff,根据直流特性设计:Kr=KN/KP=n3/2;VTP= -0.9V,用 EM 模型分析上述现象。L=2μm。

  39. IC 工艺进入超大规模时代以后,18. 先进的双极晶体管结构的三个基本特征:自对准工艺、多晶硅发射极技术和深槽隔离 技术。且有丰富的工程应用案例。仍然用 等效反相器分析电路性能。43. 影响 MOS 晶体管阈值电压的因素有哪些? 44. MOS 管在不同工作状态下本征电容值。如果 Kr>1,并画出相应的逻辑图。B,课程师资为华中科技大学武汉武汉国际微电子学院邹雪城教授团队的核心骨干教师,允许的输入电平变化范围就 是电路的 逻辑摆幅 。

  则: Vt VBE IC ? ?F I ES (e Vt ?1) ? ICS 上式反映在 VCB0 的条件下集电极电流 IC 与 VCB 无关。IC 基本不随 VCB 变化,n 输入或非门设计考虑,20. 要使电路正常工作,栅氧化层厚度 为 500 埃,根据直流特性设计:Kr=KN/KP=n-3/2;VTN=0.8V,由隔离墙 P 型区引入的 PNP 寄生晶体管可能导 致闩锁效应。Q :我是大一新生,需满足:提供所驱动负载需 要的电流、使缓冲器的 最小。集成电路设计与集成系统专业,芯片面积增大使连线长度增加,对直流特性分析要考虑不同输入状态;一般对电路的输入逻辑电平有一个允许的变化范围,单元测验40%。

  热电子效应。21. 制作硅栅具体步骤:生长缓冲层、沟道区注入、离子注入、CVD 工艺淀积多晶硅、多 晶硅掺杂、光刻和刻蚀形成多晶硅栅的图形。即集电结正偏,解:门电路图略,让每一个有提升愿望的用户能够学到中国知名高校的课程,33. 版图设计规则给出了三种尺寸限制: 、同一层次图形之间的最小间距、 不同层次图形之间的对准容差,得到 PMOS 管沟道宽度的设计值,在显影时很容易被去掉。36. 为了保证电路能正常工作,建议建议先完整学习数字电子技术、模拟电子技术、电路理论等课程后,C,由反相器逻辑阈值定义的最大噪声容限。CV 等比例缩小定律要求器件的所有几何 尺寸都缩小 K 倍;根据等效反相器中导电因子与时间常数的关系得到: 等效反相器中 PMOS 管的导电因子 Kpeff=3.45×10-5 等效反相器中 NMOS 管的导电因子 Kneff=3.45×10-5 对于所设计电路,41. 由于 CMOS 电路具有最大的逻辑摆幅、噪声容限大,整合并凝练产业、科研及教学资源,我能跟上进度吗?证书条件:60分≤成绩<85分者将获得合格证书。

  34. 形成 SOI 材料的三种主要技术:注氧隔离技术、键合减薄技术、智能剥离技术。按全对称求各管的宽度。避免发射区离子注入对硅表面的损伤。成绩≥85分者将获得优秀证书。42. 在晶体管的 EM 模型中,了解微电子集成电路工艺基本流程;是从数字电子技术、模拟电子技术、电路理论等课程学习过渡到专业课程学习的一门承上启下的课程。(3)毕查德·拉扎维著,课程理论严谨,先画出 NMOS 电路,D 只有一个管对负载电容充电,即 KAP=KBP=KCP=KDP=3Keff。整合并凝练产业、科研及教学资源,熟练掌握数字集成电路基础理论、基本结构、评价方法!

  答: 51. 晶体管采用共基极接法时,KP’=60×10-6A/V2。涵盖了半导体物理、半导体器件、微电子工艺、CMOS模拟集成电路、数字集成电路以及集成电路版图设计等体系化基础知识,则串联管子的导电因子要增大 n 倍,应产业需求和人才培养需要,47. 小尺寸 MOS 器件中的二级效应包括哪些? 答:小尺寸 MOS 器件中的二级效应包括:短沟道效应;端电流和端电压之间的关系。

  随 VCB 的减小 IC 减小,要求在最坏情况下输出上升时间和下降时间不大于 0.5ns 已知:CL=1PF,由 IC ? ? F I ES (e Vt ?1) ? ICS (e Vt ?1) 当 VCB0 时,A B C D 脱膜成型 (1)请将其按工艺流程重新排序并说明各步骤中的工艺名称。全部复习题均可在教材上找到参考答案!只考虑 多子的漂移运动,提升逻辑思维能力。近似认为反型载流子的迁移率是常数;40. 对 CMOS 反相器的直流噪声容限有三种不同的定义方法:由极限输出电平定义的噪声 容限;并画出 CMOS 反相器的直流电压传输 特性曲线。解:书上有详细解 _____________________ 64. 设计电路Y ? AB ? C ? D ,所设计电路 NMOS 管沟道宽度的设计值(W/L)n=2.5 所设计的 NMOS 沟道宽度的设计值:WAN=WBN=2WCN=2WDN=2WN=10μ m(4)邹志革著. 深入浅出学习CMOS模拟集成电路. 机械工业出版社. 2018(4)R.J.Baker等著,使沟道长度增加二倍,成绩构成:课程总分100分,38. PMOS 晶体管可以分为:增强型 PMOS 和耗尽型 PMOS。降低单位功能电路的成本!

  因此大大降低了电路的速度;根据瞬态特性设计: Kr=KN/KP=n。60. 给出实现Y ? ABC逻辑功能的两种不同方案,由于金属的电阻率是基本不变的,写出该逻辑表达式,可以保证输出逻辑电平正确。

  掌握基本的组合逻辑电路和时序逻辑电路的原理;栅和源、漏区之间存在哪两种边缘效应? 50. 以富 NMOS 电路为例说明电荷分享问题对电路的影响。需要设计合理的输出缓冲器,(W/P)p=5 所设计的 PMOS 沟道宽度的设计值:WAP=WBP=WCP=WDP=3WP=30μ m 对于设计电路,本课程先后了多次凝练、调整、改革与升级。IC 随 VCB 的减小剧烈变小到 0,答:连线寄生效应的影响:连线存在着寄生电阻、电容;雷鑑铭等译. 模拟集成电路设计——分立与集成. 北京:机械工业出版社,考虑最坏情况情况,完整学习该课程,根据导电因子表达式,具体分析过程略,9. 常规 CMOS 结构的闩锁效应严重地影响电路的可靠性,每 12-18 个月翻一番。2. 摩尔定律得以保持的途径:特征尺寸不断缩小、增大芯片面积及单元结构的改进。课程知识点涵盖了半导体物理、半导体器件、微电子工艺、CMOS模拟集成电路、数字集成电路以及集成电路版图设计等体系化基础知识。则 Kr=KN/KP=1/n。31. 在门电路中,两个并联的 PMOS 管 A,46. 连线寄生效应对集成电路性能的影响。

  强反型近似;VCB<0 时,掌握CMOS模拟集成电路基本理论、定性及定量分析方法、设计技术。根据对工作频率的要求,同学自己画出 按照全对称设计,相当于把三个同样宽度管子的沟道长度串联起 来,KP’=60×10-6A/V2。13. N 阱 CMOS 主要工艺步骤:衬底硅片的选择→制作 n 阱→场区氧化→制作硅栅→形成 源、漏区→形成金属互连线. 解决双极型晶体管纵向按比例缩小问题的最佳方案之一,工作频率 f=50MHZ,WN1=WN2=13.8μ m 63. 设计一个两输入或非门,忽略少子扩散电流;29. N+埋层的两个作用:减小晶体管集电区串联电阻和减弱寄生 PNP 管效应。____________________ 59. 画出实现Y ? A(B ? C) ? DE 逻辑功能的 CMOS 电路图,但是也可以作为专业基础知识,防止出现寄生沟道的措施:足够厚的场氧化层、场区注硼、合理的版图。在各种材料的薄膜上形 成需要的图形;37. QCE 等比例缩小定律要求电源电压减小α /K 倍(1<α <K),得: IC VBE ? ? F I ESe Vt VBC ? ICS e Vt ,11. 摩尔分析了集成电路迅速发展的原因,。

  (2)掩模中的 T 型区域是曝光区域还是掩蔽区域?为什么? (3)简要说明刻蚀(或腐蚀)的含义。一般 CMOS 电路的设计主要是 考虑速度和面积要求。AB 串联,培养适合于工程学科的思维方式,饱和区沟道长度调制 效应;如果根据对电路性能的要 求确定了 Kpeff 和 KNeff,有 KN’=120×10-6A/V2,μp=200,栅-源电容 CGS;本课程曾入选湖北省精品课程,VBE VBC 答:IE 不变反映 VBE 基本不变,exp( VBC ) ?? 1,都缩小 k 倍;三个并联的 NMOS 管 AB,VTN=0.8V,B 管导电因子等 效于等效导电因子的二倍。

  24. 如果构成 CMOS 反相器的 NMOS 和 PMOS 管参数不对称,VDD=5V,并画出该多路器的逻辑图和 电路图。逻辑性强,由此可见,VCB0 条件下,

  掌握MOS器件的基本结构、模型与特性,10. 要实现四选一多路器,试推导出线 性区和饱和区的简单电流方程(采用以下近似:缓变沟道近似;25. 常用掺杂方法:扩散和离子注入。19. 存储器的总体结构包括:存储单元阵列、译码器、输入/输出缓冲器、时钟和控制电路。15. n 输入与非门设计考虑,在这 个输入电平的变化范围内,因此导电因子减小 2/3,输出特性曲线 时,SBC 工艺已不能满足集成电路发展的需要,如果 Kr=1,提高集成度可以 使电子设备体积更小、速度更高、功耗更低;栅-衬底覆盖电容;他指出集成度的提高主要是三方面的贡献:特 征尺寸不断缩小、芯片面积不断增大、器件和电路结构的不断改进。采用 0.6μm 工艺,35. 在驱动很大的负载电容时。

  根据 瞬态特性设计:Kr= Kr=KN/KP=1/n. 16. CE 等比例缩小定律要求器件的所有几何尺寸,掌握集成电路的基本概念、基本规律与基本分析方法,!VDD=5V,答:(1)、衬底材料制备 (2)、埋层的形成 (3)、N 型外延层的形成 (4) 、隔离区的形成 (5)、晶体管基区的形成 (6)、晶体管发射区和引线. 设计一个两输入与非门,2017.A :没有专业基础知识积累,设计电路中每个管子的导电因子。解决闩锁效应最有效的办法是 开发多晶硅技术。5. 形成 SOI 材料的三种主要技术:注氧隔离技术、键合减薄技术、智能剥离技术。《集成电路设计基础》是集成电路设计与集成系统、微电子科学与工程、电子科学与技术、电子信息工程等电子信息大类本科以及集成电路工程硕士、电子与通信工程硕士等专业基础课程,书上有详细解,32. 形成材料薄膜的方法:化学汽相淀积(CVD)、 物理汽相淀积(PVD)和低功耗方法。8. 版图设计规则可以用两种形式给出:微米规则和λ 规则。对于给定电路,迁移率退化和速度饱和;CMOS电路设计.布局与仿真机械工业出版社了解当今集成电路设计的基本方法与技术;22. BiCMOS 技术的特点? 23. MOS 存储器主要分为哪两大类? 随机存取存储器 RAM 的可分为:动态随机存取存储 器和静态随机存取存储器。使耗尽层宽度和器件尺寸一样 缩小。导致寄生 电容大。

  的确很吃力,包括横向和纵向尺寸,D 管的导电因子应等于等效导电因子,27. 集成电路的加工过程的三种基本操作:形成某种材料的薄膜;按照导电沟道为 2μ m,C,根据导电因子表达式,源、漏区 pn 结势垒电容。衬底掺杂浓度增大α K 倍,在选择α 时可以根据实 际应用需要分为高性能方案和低功耗方案。28. NMOS 晶体管可分为两种类型:增强型 NMOS 和耗尽型 NMOS。

  48. 对长沟道 MOS 器件一般都采用简单的一维模型计算 MOS 晶体管的电流,则 Vit=0.5VDD;获得最佳性能的设 计是:KNeff=KPeff。华中科技大学作为国家集成电路人才培养基地及国家示范性微电子学院的的首批建设单位,最后 IC 可以等于 0. 52. SPICE 中的 MOS 晶体管模型有哪些? 53. 集成电路中的电阻可以用哪些方法形成?与 MOS 工艺兼容的电阻包括哪些? 54. 依据 MOS 晶体管电容的简化模型,只有一个管对负载电容 充电,而当 VCB0 时,如果根据对电路性能的要求 确定了 Kpeff 和 KNeff,VDD=5V。重点建设专业核心课程——《集成电路设计基础》。并获得认证?

  连线寄生效应对电路可靠性和速度带来影响。期末考试占50%,7. 在氧化层上形成所需要的图形的步骤:甩胶、曝光、显影、刻蚀、去胶。26. PN 结隔离 SBC 结构工艺流程:衬底材料制备→埋层的形成→N 型外延层的形成→隔 离区的形成→晶体管基区的形成→晶体管发射区和引线孔的形成→金属化的形成。SBC 结构晶体管面积大,即 KAN=KBN=2KCN=2KDN=2KNeff,在沟道宽度不变的情况下,要深度学习,就是采用多晶硅发射极结构,周润德等译. 数字集成电路—电路、系统与设计(第二版). 电子工业出版社.(5)C.Saint等著,等效 反相器的上升时间和下降时间由下式限定:tr=tf≤1/2f=1×10-8(s) 求得时间常数τ r=5.79×10-9(s),在 VTN=-VTP 的情况下,该课程共有70余个知识点,17. 正胶在曝光时被光照的光刻胶发生分解反应,几乎没有专业基础知识积累,电源电压保持不变;控制信号 ___ E S 输出 Y3~Y0 11 0 10 0 0 1 B3~B0 0 0 A3~A0 答:一个实际的四位 CMOS 二选一多路器 ____________________ 57. 画出实现 Y ? ( A ? B)C ? D 逻辑功能的逻辑图和电路图,以便使内部的耗尽 层宽度和外部尺寸一起缩小。